高速信號(hào)短鏈路問(wèn)題

2019-03-15 by:CAE仿真在線(xiàn) 來(lái)源:互聯(lián)網(wǎng)

系統(tǒng)設(shè)計(jì)上,長(zhǎng)鏈路設(shè)計(jì)上大家都有足夠的重視。

Serdes廠家研發(fā)的時(shí)候,大部分的重點(diǎn)都放在長(zhǎng)鏈路的情況。畢竟Marketing要拿這個(gè)數(shù)據(jù)跟競(jìng)爭(zhēng)對(duì)手去PK的
有條件的公司在設(shè)計(jì)新系統(tǒng)產(chǎn)品的時(shí)候,在評(píng)估各家芯片方案時(shí),也花了足夠多的時(shí)間在系統(tǒng)的衰減最大的通道也做了足夠評(píng)估

既然大家都做了那么多的工作,長(zhǎng)鏈路出問(wèn)題的可能性相對(duì)就少啦。最后往往是短鏈路出問(wèn)題。什么原因呢,這里分享一下幾點(diǎn)看法:

1.PCB設(shè)計(jì)

絕大部分情況下,短鏈路問(wèn)題不可能在供應(yīng)商的評(píng)估板上復(fù)現(xiàn),因?yàn)樵u(píng)估板設(shè)計(jì)的時(shí)候,都是設(shè)計(jì)給評(píng)估芯片IO的性能的,所以鏈路會(huì)很簡(jiǎn)單很干凈,這樣可以真實(shí)評(píng)估芯片的性能。

但是一個(gè)實(shí)際應(yīng)用上,鏈路上會(huì)至少有兩個(gè)過(guò)孔,可能還有連接件。鏈路上連接器,過(guò)孔,和芯片內(nèi)部的多次反射信號(hào)疊加到原來(lái)信號(hào)上,使得鏈路Margin變小。這個(gè)問(wèn)題在短鏈路的時(shí)候更嚴(yán)重,因?yàn)榉瓷湫盘?hào)沒(méi)有被衰減多少。

最常見(jiàn)的問(wèn)題是Stub, Stub留多長(zhǎng)會(huì)是比較好呢。按照諧振點(diǎn)出現(xiàn)在7次諧波的位置,對(duì)于28Gbps NRZ信號(hào),Stub最好控制在12mil以?xún)?nèi)(出處在文末鏈接)。當(dāng)Stub長(zhǎng)度是信號(hào)波長(zhǎng)的1/4時(shí),這個(gè)時(shí)候從stub端反射回去信號(hào)變成了180度反相,疊加到原來(lái)信號(hào)上。這個(gè)時(shí)候如果輸入是正弦波的話(huà),輸出那邊就什么信號(hào)也沒(méi)有了。這個(gè)信號(hào)頻率就是這個(gè)電路的諧振點(diǎn)。

2.發(fā)送端預(yù)加重

短鏈路情況下,通常接收機(jī)內(nèi)部的CTLE和DFE就可以很好補(bǔ)償鏈路衰減了。這樣板內(nèi)通信的時(shí)候,就不需要在對(duì)端發(fā)送端加任何的預(yù)加重設(shè)置。在面板應(yīng)用的時(shí)候,有些光模塊缺省就有一些預(yù)加重,波形在模塊廠家的測(cè)試平臺(tái)上眼圖最漂亮。但是在實(shí)際應(yīng)用上,這個(gè)時(shí)候適得其反。

預(yù)加重從頻域上看就是一個(gè)高通濾波器。

從時(shí)域上看如下圖。如果通道衰減很小,在RX端輸入的波形還是有預(yù)加重的波形,有些時(shí)候會(huì)影響接收機(jī)的工作。

3.接收端均衡

有些芯片供應(yīng)商的的最小EQ Boost不是0 dB,比如下圖來(lái)自某標(biāo)準(zhǔn)。芯片內(nèi)部通常是沒(méi)辦法Bypass CTLE電路的,任何一個(gè)Feature都是有成本的。這樣在短鏈路的時(shí)候,信號(hào)會(huì)過(guò)均衡。